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摘要：virtexe系列是xilinx公司生产的新型fpga芯片，可用来进行数十万逻辑门级的系统设计和百兆赫兹级的高速电路设计。文中介绍了xcv50e芯片的结构特性、设计流程和配置过程，给出了具体的电路图和配置流程图。 关键词：fpga 可配置逻辑块 设计流程 配置 xcv50e是xilinx公司virtexe系列系统级fpga芯片中的一员。其主要资源有71693个系统门、65536位块内存和176个用户i/o口（其中包括83对差分i/o口）。主要特性有：1.8v超低核心电压、支持20种高速总线标准、八个全数字延迟锁定环、0.18微米6层金属工艺、支持ieee 1149.1边界扫描。virtexe系列fpga芯片具有卓越的整体性能和高速特性，是实现高速系统级设计的优选芯片。下面以xcv50e为例，介绍virtexe系列fpga的结构特性和开发流程。 1 xcv50e芯片的结构 xcv50e芯片主要由四部分组成，其结构图如图1所示，芯片中央是由16×24个可编程逻辑块（clb）构成的clb阵列，用以实现芯片的主要逻辑功能。芯片中16个4kb的块内存(block ram或
vds（bus lvds）是lvds技术在多点通信领域的扩展，要求附加总线仲裁设计、更大的驱动电流（10ma）和更好的阻抗匹配设计。 通常是lvds电路设计使用各种专用芯片，如美国国家半导体公司的ds92lv16等。我们用fpga芯片自行设计blvds内核及扩展部分。相比之下，使用fpga可大幅减少芯片数量，降低成本，提高系统可靠性，同时具有更大的灵活性和向后兼容性。由于目前尚无实用的16位vlvds收发器芯片问世，本设计也填补了专用芯片（asic）的空白。 我们最终选了xilinx公司的xcv50e。此芯片属于virtex-e系列，具有如下特性： *0.18nm 6层金属工艺，具有5.8万个系统门； *使用1.8v核心电压，低功耗设计； *130mhz同部时钟； *64kb的同步块同存（blockram），可实现真正的双口操作； *支持包括lvds、blvds在内的20种高性能接口标准； *8个全数字的延迟锁定环dll（delay locked loops），具有时钟移相和乘除功能； *支持ieee 1149.1边界扫描标准，具有基于sram的在系统配置功能。 我们使用xi
1个支持irda的通行串行口。其中devicenet端口使用fpga+802.11b无线收发器与devicenet网络连接。 802.1lb无线收发电路主要由max2820和max2242等组合实现。max2820是单片零中频收发器．专为工作在2.4～2.5 ghz ism(工作/科学/医疗)波段的802.11b应用而设计，内部包含实现802.11b射频到基带传输所需的所有电路，加上功率放大器max2242、rf开关和带通滤波器等就可以构建完整的前端电路。fpga选用xilinx公司的xcv50e，硬件电路如图2所示。 3.3数据链路层 数据链路层主要包括逻辑链接子层(llc)和媒体访问控制子层(mac)。另外，由于无线网络和devicenet网络频率有差异，故应有频率转换的功能。(1)硬件选择 数据链路功能由fpga实现。本设计选用xilinx公司virtexe系列系统级xcv50e。其主要资源有71 693个系统门、65 536位块内存和176个用户i/o口(其中包括83对差分i/o口)。主要特性有：1.8 v超低核心电压，支持20种高速总线标准，8个全数字
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