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多时钟域下同步器的设计与分析
乱。另外一种可能出现的现象如图2所示，由于在实际电路中存在延时，图中采样同一个异步信号的两个d触发器无法按理想状况接收到时钟信号和输入信号。因此，当异步输入在时钟边沿发生变化时，会出现在一段时间内，两个触发器的输出值syn1和syn2不一致的情况。这种不一致将会导致系统出现不正确的操作。另外，图2中组合逻辑电路中的不同通路不可避免的具有不同的延时，因此，产生不一致结果的可能性就更大，这种情况在有异步信号输入的状态机里特别普遍。例如，某个vme总线接口芯片，用于完成vme总线时序到mc6000系列cpu时序的转换。cpu时钟是50mhz，vme总线系统的时钟是64mhz。vme总线是异步总线，存在很多跨越时域的握手信号，如果不使用同步器对与状态机的状态变量相关的信号进行同步化处理，就会出现故障。同步器在多时钟域设计中的应用同步器的功能是采样异步输入信号，并使产生的输出信号满足同步系统的建立时间和保持时间的要求。简单的同步器一般采用d触发器来构成。图3中，d触发器的每一个时钟触发沿采样异步输入信号，并产生一个同步后的输出信号。要构建更好的同步器可以采用更快速的触发器，减

多时钟域下同步器的设计与分析
功能发生混乱。另外一种可能出现的现象如图2所示，由于在实际电路中存在延时，图中采样同一个异步信号的两个d触发器无法按理想状况接收到时钟信号和输入信号。因此，当异步输入在时钟边沿发生变化时，会出现在一段时间内，两个触发器的输出值syn1和syn2不一致的情况。这种不一致将会导致系统出现不正确的操作。另外，图2中组合逻辑电路中的不同通路不可避免的具有不同的延时，因此，产生不一致结果的可能性就更大，这种情况在有异步信号输入的状态机里特别普遍。例如，某个vme总线接口芯片，用于完成vme总线时序到mc6000系列cpu时序的转换。cpu时钟是50mhz，vme总线系统的时钟是64mhz。vme总线是异步总线，存在很多跨越时域的握手信号，如果不使用同步器对与状态机的状态变量相关的信号进行同步化处理，就会出现故障。同步器在多时钟域设计中的应用同步器的功能是采样异步输入信号，并使产生的输出信号满足同步系统的建立时间和保持时间的要求。简单的同步器一般采用d触发器来构成。图3中，d触发器的每一个时钟触发沿采样异步输入信号，并产生一个同步后的输出信号。要构建更好的同步器可以采用更快速的触发器，减小采样保

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