|
|||||||||||
| 技术交流 | 电路欣赏 | 工控天地 | 数字广电 | 通信技术 | 电源技术 | 测控之家 | EMC技术 | ARM技术 | EDA技术 | PCB技术 | 嵌入式系统 驱动编程 | 集成电路 | 器件替换 | 模拟技术 | 新手园地 | 单 片 机 | DSP技术 | MCU技术 | IC 设计 | IC 产业 | CAN-bus/DeviceNe |
求教FPGA中全局时钟怎么用呀？ |
| 作者：ping2066 栏目：EDA技术 |
是不是我把时钟接到FPGA的全局时钟出入引脚后，就起到全局时钟的作用了，还是在编译时需要指定某个时钟为全局时钟呀？ |
| 2楼： | >>参与讨论 |
| 作者： xjg1111 于 2005/4/4 8:24:00 发布：
其实全局时钟的使用关键在你的代码.... 如果你的代码中只用了一个时钟作为所有的或者大部分触发器的时钟，编译器自然会把它编译为全局时钟。 当然硬件连接上还是用全局时钟引脚较好，尤其是带PLL的，不是所有的全局时钟脚都能用PLL。 |
|
|
|
Copyright © 1998-2006 tgdrjb.cn 浙ICP证030469号 |