48 伏配电在数据中心和通信应用中很流行，有许多解决方案可将电压从 48 V 降压到中间电压轨。简单的方法是降压拓扑，它可以提供高性能，但功率密度往往不足。使用耦合电感器升级多相降压可以显着提高功率密度，与的替代方案相匹配，同时保持巨大的性能优势。
　　多相耦合电感器在绕组之间具有反向耦合，从而能够消除每相电流中的电流纹波。这种好处可以换取效率，或者例如尺寸减小和功率密度提高。
　　48 V 配电轨通常会降压至某个中间电压，通常为 12 V 或更低。然后，不同的本地负载点调节器直接向不同的负载提供不同的电压。对于 48 V 至 12 V 降压稳压器，首先要考虑的选择之一是多相降压转换器（图 1）。该解决方案具有稳定的 V O和快速瞬态，简单且廉价。对于几百瓦到 >1 kW 的功率范围，可以考虑四个并联相。然而，由于高效率通常是优先考虑的因素，因此与 12 V 甚至 5 V 输入的较低电压应用相比，48 V 转换器的频率通常相对较低，以降低开关损耗。这会对磁性造成两倍的伏特×秒伤害，因为已经很明显的电压也会施加相对较长的时间。因此，48 V 的磁性元件通常体积较大，与较低电压应用相比，多匝绕组能够承受显着增加的伏特×秒数。 48 V 降压转换器仍然可以实现高效率，但通常具有很大的整体尺寸，其中电感器占据了大部分体积。

　　基本 48 V 至 12 V ~1 kW 降压转换器具有四相，具有 6.8 μH 分立电感器和 200 kHz 开关频率。这四个电感器是和的组件，占解决方案体积的大部分。

　　图 1. 具有分立电感器的四相降压转换器。
　　传统降压电路各相的电流纹波如公式 1 所示，其中占空比为 D = V O /V IN，V O为输出电压，V IN为输入电压，L 为电感值， Fs 是开关频率。　dILDL=VIN?VOL×DFS(1)　　将分立电感器 (DL) 替换为具有漏感 L k和互感 L m 的耦合电感器1–7，CL（耦合电感器）中的电流纹波可如公式 2 所示。6 FOM 表示为公式3，其中N ph是耦合相数，ρ 是耦合系数（公式4），j 是运行指数，它只是定义了占空比的适用区间（等式 5）。
　　

dILDL=VIN?VOL×DFS×1FOM(D,Nph,ρ,k)(2)

FOM=(1+ρρ+1×1Nph?1)1[(Nph?2×j?2)+j×(j+1)Nph×D?Nph×D×(Nph?2\次j?1)+j×(j+1)Nph×(1?D)]×ρρ+1Nph?1(3)<span style="font-family: "sans serif", tahoma, verdana, helvetica;">ρ=LmLk(4)</span>

j=下限(D×Nph)(5)

　　耦合电感器注意事项

　　改进的步是针对几个实际合理的耦合系数 L m /L k值绘制 N ph = 4 的 FOM （图 2）。红色曲线 L m /L k = 0 表示分立电感器的 FOM = 1 基线。结果表明，具有非常低泄漏的切口 CL (NCL) 结构通常可以实现非常高的 L m /L k，因此可以获得高的 FOM 值。8,9然而，虽然目标占空比理想地位于个档位 D = 12 V/48 V=0.25，但有必要考虑 V IN和 V O的某个范围。有时，标称 V IN可以是 48 V 或 54 V 加上一些容差，V O可以调整为远离 12 V 等。如果占空比在某个范围内 D = 0.25 左右变化，则为了保持电流纹波，a选择具有显着泄漏的典型 CL 设计而不是 NCL，但仍具有显着的 FOM 值。假设 L m /L k > 4，与 DL 基线相比，图 2 中的 FOM 可以考虑约 6× 的好处，以降低 CL 中的电感值。减少能量存储会直接影响所需的磁性元件的体积。因此，将 DL = 6.8 μH 值降低至 CL = 1.1 μH 应有利于尺寸减小。

　　图 2.  4 相 CL 的 FOM（某些不同的 Lm/Lk 值作为占空比 D 的函数）。重点区域已突出显示。图片由博多电力系统提供 [PDF]

　　图 3 绘制了相应的电流纹波，比较了V IN = 48 V 和 F s = 200 kHz 条件下的基线设计 DL = 6.8 μH 与建议的 4 相 CL = 4 × 1.1 μH (L m = 4.9 μH)。在感兴趣的区域中，CL 的电流纹波与 DL 的电流纹波相似或更小。这意味着所有电路波形的均方根相似，传导损耗也相似。相同 F s下的相同纹波还意味着相同的开关损耗、栅极驱动损耗等，这意味着两种解决方案之间的效率应该非常相似（假设 DL 和 CL 电感器损耗的贡献相似，因为的影响因素是不同之处）。

　　图 3.  DL = 6.8H 和 CL = 4 × 1.1H（V IN = 48 V 且 F s = 200 kHz）时的电流纹波与 V O的函数关系。感兴趣的区域被突出显示。

5 每个 DL 的尺寸为 28 mm × 28 mm × 16 mm，假设它们间隔 0.5 mm：4 相 CL 为 56.5 mm × 18 mm × 12.6 mm 尺寸实现磁性元件体积减小 4 倍。

　　图 4. 四个 DL = 6.8 μH 电感器（顶部）替换为 CL = 4 × 1.1 μH（底部），实现了 4 倍体积减小。图片由博多电力系统提供

　　图 5 显示了完整的 1.2 kW 48 V 至 12 V 稳压解决方案。CL 尺寸和占地面积经过专门设计，可将两个 CL 部件安装在行业标准四分之一砖尺寸内。将所有 ~1 mm 组件（FET、控制器 IC、器等）放置在 PCB 的底部，可实现 1.2 kW 解决方案的 1/8 砖尺寸。

　　图 5.  48 V 至 12 V 稳压级。组件放置在 1/4 砖轮廓内的 PCB 顶部一侧。将所有 ~1 mm 组件移至底部：1/8 砖。图片由博多电力系统提供 
　　性能增益

　　当 DL = 6.8 μH 电感器更改为 CL = 4 × 1.1 μH 时，电感器中的电流转换速率限制也提高了 6 倍，这始终有助于瞬态改善。除此之外，尽管总磁性元件体积减少了 4 倍，但在 100°C 时，电感器饱和额定值提高了约 2 倍。

　　图 6 显示了所建议的 V IN = 48 V 解决方案（输出 V O = 12 V）的瞬态性能。正如预期的那样，反馈将输出电压调节至负载电流变化的预设值，从而补偿负载电流的任何变化。输入电压。

　　图 6.  75 A 负载阶跃下 VO = 12 V 输出 (CL = 4× 1.1 μH) 时的瞬态。图片由博多电力系统提供

　　也许重要的性能参数（实现的效率）如图 7 所示。它与的行业解决方案进行了比较：具有矩阵和 GaN 的 48 V 至 12 V（固定 4:1 降压）LLC初级侧和次级侧都有 FET。比较所实现的 97.6% 满载效率和 96.3% 的基准效率。这意味着全功率下的损耗减少了 16.6 W，达到了所提出解决方案的 1.6 倍改进。当效率已经很高时，这种损耗降低通常很难实现。

　　图 7.  1/8 砖形状系数中的 48 V 至 12 V 解决方案的效率比较。图片由博多电力系统提供 [PDF]

　　规模和效率之间的权衡当然是可能的。图 8 比较了 CL = 4 × 1.1 μH（与 DL 相比，磁性元件尺寸减小了 4 倍）和更大的 CL = 4 × 3 μH 的效率，而电感器体积仅减小了 2 倍。物理尺寸较大的 CL = 4 × 3 μH 具有较高的泄漏 L k = 3 μH 值和较大的互感 L m = 10 μH。这使得 Fs 可以舒适地降低至 110 kHz，从而在整个负载范围内显着提高效率。

　　图 8. 建议的带耦合电感器的 48 V 至 12 V 解决方案的效率与尺寸权衡。图片由博多电力系统提供 
　　要点
　　利用耦合电感器的优势，48 V 至 12 V 解决方案将总磁性元件尺寸比基础分立电感器减小了 4 倍，在行业标准 1/8 砖形外形中实现了 1.2 kW。磁性元件尺寸减小了 4 倍，同时保持了出色的效率性能，将瞬态电感器电流转换率提高了 6 倍，并将电感器 Isat 额定值提高了 2 倍。
　　与相同外形尺寸的业界的 48 V 至 12 V 解决方案相比，在全功率下可实现约 1.6 倍的损耗降低。如果可以接受较小的磁性尺寸减小，效率将会进一步提高。
　　同时，所提出的解决方案经过完全监管并直接放置在客户的主板上。它还利用标准硅 FET 进一步优化成本。与不受监管的 4:1 LLC 相比，所有 GaNFET 均作为单独的模块制造，并配有多层专用 PCB、敏感布局和嵌入式矩阵变压器。